公開日：2023/12/09

28th Season

#28-5　非同期SRAMを使う

　最近使い始めたCmod A7ボード(FPGA)には、基板上に512KバイトSRAMチップがユーザリソースとして搭載されています。今回は、このSRAMをオリジナル16ビットCPUコアMoscoviumからアクセスできるように機能を追加したいと思います。

SRAMチップ概要

　以前使っていたPrimerボードのSDRAM(Synchronous Dynamic RAM)と、Cmod A7ボードのSRAM(Static RAM)を対比してみると、以下の通りとなります。

• 同期／非同期：
• SDRAMは、クロックに同期(synchronous)してアクセスするメモリだった。
• SRAMは、同期すべきクロックが無く、ストローブ信号に従ってアクセスを制御するタイプなので、非同期メモリとも呼ばれる。
• 動的／静的：
• SDRAMの記憶原理は動的(dynamic)だった。
• コンデンサに蓄えた電荷の有り／無しで0／1を記憶する。
• リークパスの存在などによって、コンデンサの電荷は時間と共に失われる。
• このため、定期的にリフレッシュと言う動作をして、再書き込みしなくては、ならなかった。
• SRAMの記憶原理は静的(static)。
• 一度書き込んだ情報は、電源を供給する限り勝手に消える事は無い。

　SDRAMの場合、何が大変って、外部チップとの間で、クロックに同期して制御する必要があった事です。FPGA内部であれば、Vivadoなど配置配線ツールがクロックツリーを生成してタイミングを合わせてくれますが、外部チップとの間は対象外なので、スキューが合いません。
　クロックのスキュー合わせ等が煩雑で使い難いのです。

　一方、非同期インターフェイスのSRAMは、こちらが出力したストローブ信号のタイミングで制御できるので、制御が楽で使い易いのが嬉しいです。具体的な制御方法を調べてみましょう。

SRAMの仕様

　Cmod A7サポートページによると、搭載されたSRAMは型名IS61WV5128BLLだと判りました。

　　IS61WV5128BLLデータシートを検索(別ウインドウが開きます)

　データシートによると、8ビット幅で512Kバイト、かつ、アクセスタイム8nsという高速品ですねぇ〜。アクセス仕様は以下の通りです。


※IS61WV5128BLLデータシートから引用

　上のタイミング図を言葉で簡単にまとめると、以下となります。

　　SRAMのアクセス仕様：

• ストローブ信号：
• CEN：チップ選択(負論理)
• SRAMチップを選択していることを示す。
• 読み出し／書き込み時にアサートしなくてはならない。
• OEN：出力許可(負論理)
• データ端子は双方向信号線なので、SRAMチップにデータ出力を許可する時にアサートする。
• つまり、読み出し時にアサートする信号。
• WEN：書き込み許可(負論理)
• 書き込みアドレスおよびデータを指示するための信号。
• WENアサート中のアドレスへデータを書き込む。
• WENアサート中、アドレスを変化してはならない。
• 読み出し：
• CENとOENをアサート、WENをネゲートした状態で、アドレスを入力すると、
• アドレスが確定(安定)した時点から、8ns(アクセスタイム、tAA等)後に読み出しデータが確定する。
• データを取り込んだら、次のアドレスを入力すれば、連続して読み出し可能。
• 読み出しが終わったら、CENとOENをネゲートして終了。
• 書き込み：
• CENをアサート、OENをネゲートした状態で、アドレスを入力後、WENをアサートすると、
• 次にWENをネゲートした時のデータが、指定したアドレスに書き込まれる。
• 続けて書き込む場合は、アドレスを更新した後、再びWENをアサートして、書き込みデータを更新する。
• WENアサート中にアドレスを変化させてはならない。
• 書き込みが終わったら、CENとWENをネゲートして終了。

　インターフェイスとしては、いたって単純で使い易いです。
　アドレスやデータと、ストローブ信号(CEN，OEN，WEN)との間に、セットアップ時間やホールド時間などのタイミング規定があるので、データシートで確認して設計しなくてはなりません。しかし、このSRAM自体は、アクセスタイム8nsと非常に高速なメモリなので、そんなにシビアに考えなくても、タイミング規定は守ることができるはずです。
　とは言え、少し不安な所もあるので、実装後のタイミングシミュレーションで確認しておくこととします。

Moscoviumからアクセス

　前節で調べた仕様に合わせてアクセスするため、Moscovium @24MHzに適応した読み出し／書き込みタイミングを具体的に考察して行きましょう。

読み出しアクセス

　Moscovium @24MHzに合わせた、SRAMの読み出しサイクルは以下図の通りとします。



　上図で、最初のバスサイクルはバイトサイズデータの読み出しサイクル、2個目のバスサイクルはロングワードサイズデータの読み出しサイクルです。読み出しは、Nサイクル/Nバイトで決着しました。
　fCPU＝24MHzに於ける1サイクルは、約41.7nsです。SRAMのアクセスタイム8nsには、ずいぶんと余裕が有り、問題なしです。ひっくり返すと、折角のアクセスタイム8ns高速SRAMを活かしきれていない、とも言えます。

　アクセスタイム8nsをフル活用するため、SRAMユニットだけPLLなどでクロックアップしてアクセスするという選択肢も、無くは無いです。しかし、折角、非同期I/Fで扱い易いSRAMに対して、わざわざPLLを追加してクロックアップ、非同期クロック間のデータ授受やタイミング設計(クロックツリー構築、クロックスキュー調整)を経てまでアクセスする必要は無かろうという判断です。

書き込みアクセス

　ちょっと気に食わなかったのは、書き込みサイクルです。以下図に書き込みタイミングを示します。



　こちらの図も、最初のバスサイクルはバイトサイズデータの書き込みサイクル、2個目のバスサイクルはロングワードサイズデータの書き込みサイクルです。書き込みは、(N＋1)サイクル/Nバイトで決着しました。

• バイトアクセスの場合はN＝1なので、2サイクル書き込み。
• ワードアクセスの場合はN＝2なので、3サイクル書き込み。
• ロングワードアクセスの場合はN＝4なので、5サイクル書き込み。

　鍵を握ったのは、書き込み許可信号WENの制御仕様でした。

• WEN↑のタイミングで、データを書き込む仕様なので、1データ毎にWENをトグルさせる必要がある。
• これを1サイクルに1回づつトグルしていては、(2×N)サイクル/Nバイトと言う、鈍足アクセスになってしまう。
• Nサイクル/Nバイトアクセスに近づけるためには、WENをCPUクロックの立ち上がり／立ち下がり両エッジでトグルさせる必要があった。
• つまり、WENを1/2サイクルの短パルスとして出力せざるを得なかった。

　上の仕様を満たすWENを出力するため、以下の様な内部信号(wrt，wrt_r)を、書き込みサイクルの1サイクル手前から生成しなくては、なりませんでした。



　このため上図の通り、準備サイクル(1サイクル)が追加となりました。こちらのタイミング図では、状態コード(state＝)BP，LP状態が相当しています。一度にNバイトを書き込む場合、準備1サイクル＋書き込みNサイクルと、読み出しに対して1サイクル遅くなってしまいましたが、致し方なしです。
　所詮、8ビット単位でしかアクセスできず、バンド幅の狭い(アクセスの遅い)メモリなので、許容する事とします。

　更に、1/2サイクルの短パルスを作る都合上、逆相クロックでタイミングを取る必要が生じてしまい(wrt_r)、美しくありません。グリッジなどを生じさせずに、正しいストローブ信号(WEN)を出力できるものでしょうか？？一応、机上の期待値としては問題なしと判定したのですが、後ほどタイミングシミュレーションで確認してみましょう。

　更に更に、もう一つ懸案が……。
　こちらのタイミング図で、タイミング違反となる可能性があるのが、WEN↓とアドレスの変化タイミングが同時になってしまっているところです。対象となるタイミング規定は、アドレスセットアップ時間(tSA)です。
　WENアサート(WEN＝0)期間中、アドレスは変化してはならないのですが、論理的には同時変化なので、もし、少しでもアドレスの変化時間がWEN↓時間より遅くなってしまうと、タイミング違反となります。
　論理的に対策する場合、書き込みサイクル数を伸ばして同時変化を抑止するしかないのですが、これまた書き込みサイクル数が増加して鈍足アクセスとなってしまう痛い所です。

　ここは、論理的動作でタイミング規定を満たすより、コンパイル(論理合成・配置配線)時にタイミング制約をかけて、アドレスの変化タイミングがWENの変化タイミングよりも早くなる様に実装するのが正しい対処です。

出力遅延制約

　Vivadoの「Flow Navigatorサブウインドウ ⇒ IMPLEMENTATION ⇒ Open Implemented Design ⇒ Edit Timing Constraints」を実行して、出力遅延制約を追加します。「Timing Constraintsウインドウ ⇒ Outputs ⇒ Set Output Delay」で、以下の通り、新しいタイミング制約を追加します。

　　出力遅延制約：

• set_output_delay
  　　-clock [get_clocks -of_objects [get_pins clkg/inst/mmcm_adv_inst/CLKOUT0]]
  　　-min -add_delay -5.000 [get_ports sram_wen]
  
• 場合によっては「-add_delay -5.000」の所を調整する必要があります。
• タイミングシミュレーションで確認して、WENとアドレスのタイミング規定を確認してください。
• WENストローブ信号を後ろに倒したい場合は数値を小さく、前に倒したい場合は大きくしてください。
• 数値の単位はナノ秒[ns]です。
• set_output_delay
  　　-clock [get_clocks -of_objects [get_pins clkg/inst/mmcm_adv_inst/CLKOUT0]]
  　　-max -add_delay 0.000 [get_ports sram_adr*]
  
• 上の状態だと追加のタイミング制約は、かけていません(∵「-add_delay 0.000」)。
• WENのタイミング制約だけで調整できなかった場合、こちらにもタイミング制約をかけることができます。
• WENと逆で、こちらは最大遅延パス(「-max」)であることに留意してください。
• ※便宜上改行していますが、制約ファイル(mcoc_constr.xdc)には改行なしで追加されます。

　こちらはSTAで確認するのが基本ですが、信号間の相対的な変化タイミングなので、念のため、後ほどタイミングシミュレーションでも確認しておくことにします。

端子割り当て

　Vivado環境を立ち上げた時にダウンロードした制約ファイル(mcoc_constr.xdc)の中に、SRAMとの接続設定がコメントされていました。Moscoviumマイコンに搭載したSRAMC512Kユニットの端子名を「sram_*」で確定したので、以下の様に端子名を差し替え、コメントを外せば終了です。

　　## Cellular RAM
　　set_property -dict {PACKAGE_PIN M18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[0]}]
　　set_property -dict {PACKAGE_PIN M19 IOSTANDARD LVCMOS33} [get_ports {sram_adr[1]}]
　　set_property -dict {PACKAGE_PIN K17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[2]}]
　　set_property -dict {PACKAGE_PIN N17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[3]}]
　　set_property -dict {PACKAGE_PIN P17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[4]}]
　　set_property -dict {PACKAGE_PIN P18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[5]}]
　　set_property -dict {PACKAGE_PIN R18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[6]}]
　　set_property -dict {PACKAGE_PIN W19 IOSTANDARD LVCMOS33} [get_ports {sram_adr[7]}]
　　set_property -dict {PACKAGE_PIN U19 IOSTANDARD LVCMOS33} [get_ports {sram_adr[8]}]
　　set_property -dict {PACKAGE_PIN V19 IOSTANDARD LVCMOS33} [get_ports {sram_adr[9]}]
　　set_property -dict {PACKAGE_PIN W18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[10]}]
　　set_property -dict {PACKAGE_PIN T17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[11]}]
　　set_property -dict {PACKAGE_PIN T18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[12]}]
　　set_property -dict {PACKAGE_PIN U17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[13]}]
　　set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports {sram_adr[14]}]
　　set_property -dict {PACKAGE_PIN V16 IOSTANDARD LVCMOS33} [get_ports {sram_adr[15]}]
　　set_property -dict {PACKAGE_PIN W16 IOSTANDARD LVCMOS33} [get_ports {sram_adr[16]}]
　　set_property -dict {PACKAGE_PIN W17 IOSTANDARD LVCMOS33} [get_ports {sram_adr[17]}]
　　set_property -dict {PACKAGE_PIN V15 IOSTANDARD LVCMOS33} [get_ports {sram_adr[18]}]
　　set_property -dict {PACKAGE_PIN W15 IOSTANDARD LVCMOS33} [get_ports {sram_dq[0]}]
　　set_property -dict {PACKAGE_PIN W13 IOSTANDARD LVCMOS33} [get_ports {sram_dq[1]}]
　　set_property -dict {PACKAGE_PIN W14 IOSTANDARD LVCMOS33} [get_ports {sram_dq[2]}]
　　set_property -dict {PACKAGE_PIN U15 IOSTANDARD LVCMOS33} [get_ports {sram_dq[3]}]
　　set_property -dict {PACKAGE_PIN U16 IOSTANDARD LVCMOS33} [get_ports {sram_dq[4]}]
　　set_property -dict {PACKAGE_PIN V13 IOSTANDARD LVCMOS33} [get_ports {sram_dq[5]}]
　　set_property -dict {PACKAGE_PIN V14 IOSTANDARD LVCMOS33} [get_ports {sram_dq[6]}]
　　set_property -dict {PACKAGE_PIN U14 IOSTANDARD LVCMOS33} [get_ports {sram_dq[7]}]
　　set_property -dict {PACKAGE_PIN P19 IOSTANDARD LVCMOS33} [get_ports sram_oen]
　　set_property -dict {PACKAGE_PIN R19 IOSTANDARD LVCMOS33} [get_ports sram_wen]
　　set_property -dict {PACKAGE_PIN N19 IOSTANDARD LVCMOS33} [get_ports sram_cen]

　以下ページのピン配置表を更新しておきましたのでご確認ください。

　　Moscoviumマイコンのピン配置表

　アドレス19本、データ8本、ストローブ3本と、結構な端子数(合計30本)を喰うのですが、Cmod A7ボードに搭載されたFPGA、Xilinx XC7A35Tチップは236ピンのチップスケールBGAパッケージなので、端子数は潤沢です。Cmod A7ボードの48ピンDIP互換ピンヘッダに引き出された46本のI/Oポートを1本も消費することなく、外部SRAMチップと接続することができます。


　一旦、ここで切って✂、次回完結編といたします。次回は、回路設計、タイミングシミュレーション、実機(FPGA)検証と、進める予定です。