公開日：2023/02/11

24th Season

#24-5　単精度浮動小数点ユニット

　FPGAボード(Sipeed Lichee Tang Primer)を使って設計しているオリジナル16ビットCPUコアMoscoviumには、半精度浮動小数点演算ユニット(Half precision FPU、以降HFPUと呼びます)が搭載できます。

　　「#16-5　半精度浮動小数点演算ユニット」

　　「#16-6　半精度浮動小数点演算ユニット（弐）」

　半精度浮動小数点型(16ビットhalf型)は、16ビット幅の汎用レジスタを持つMoscoviumには最適でした。一方、有効数字は10進数換算で約3桁強と、満足できる精度ではありませんでした。

　その後、汎用レジスタや演算器を32ビット幅に拡張したオリジナル32ビットCPUコアNihoniumを設計しました。現時点で、NihoniumのコプロセッサとしてHFPUを接続することは可能なRTLにしてあります。

　折角、汎用レジスタが32ビットになったので、浮動小数点型も32ビット長にすることができます。32ビット長の浮動小数点型としては、half型と同様、IEEE754で規定されているbinary32(単精度浮動小数点、以降float型と呼びます)が挙げられます。

　今回は、単精度浮動小数点演算ユニット(Single precision FPU、以降SFPUと呼びます)を設計します。

half型とfloat型の違い

　half型とfloat型は同じIEEE754で規定されているだけあって、下図の様にバイナリフォーマットは、ほぼ同じです。




　float型では、全体のビット幅が16ビット→32ビットに拡張されたのに伴って、指数部Ex’と仮数部Fx’のビット幅も拡張されています。

• 符号部：Sx
• Sx＝0で正の数、Sx＝1で負の数を表します。
• half型と同じです。
• 指数部：Ex’
• 8ビットに拡張されています。
• 127の下駄を履いているので、実際の指数Ex＝Ex’−127です。
• −126≦Ex≦127
• Ex値の範囲では、Ex’＝0x00と0xffの2つが抜けており、この2点は以下の特殊な値を表すのに割り当てられています。
• Ex’＝0x00：ゼロと、非正規化数
• Fx’＝0なら、ゼロです。ゼロには(＋)0と−0があります。
• Fx’≠0なら、非正規化数です。※HFPU／SFPUでは、ゼロとして扱います。
• Ex’＝0xff：非数(NaN)と無限大(INF)
• Fx’＝0なら、無限大です。＋INFと−INFがあります。
• Fx’≠0なら、非数(NaN)です。
• 取り得る値の範囲以外は、half型と同様です。
• 仮数部：Fx’
• Fx’の上位に「0x1.」を付け加えて、仮数部Fxを表します。
• Fx＝0x1.<Fx’>　……　<Fx’>は左詰め。
• Fx’が23ビットに拡張されているので、10進数換算の有効数字は以下の通りとなります。
• log₁₀ (2²³)≒6.92 → 10進数換算で有効数字＝7桁弱
• ビット数の違いを除いてhalf型と同様です。

　手元には既に、HFPUのRTLが有りますので、そこからチョチョイと、ビット幅を広げる設計変更をすれば、SFPUが完成するはずです。従って、改めて作図し直すまでもなく、ブロック図レベルとしては、HFPUのブロック図と同じ形となります(下図)。



※half→single、h***→s***等と読み替えてください。内部バスや演算器のビット幅が拡張となります。

　以下、代表的なブロックについて、float型への設計変更を進めて行きます。

加減算

　32ビットコプロセッサバスA[31:0]、B[31:0]から受け取った2数を加減算(A±B)します。演算アルゴリズムについては、half型と同じです。以下、half型との差分についてのみ、考察します。

• A，Bバスから受け取ったfloat型の数値。
• 仮数部Fxは24ビット。
• 指数部Exの偏差に従って、桁合わせシフトする。
• 指数部Exが8ビットに拡張されているため、−126≦Ex≦127である。
• 桁合わせシフトの最大ビット数は127−(−126)＝253ビットになる。
• 仮数部は24ビットしかないので、シフトビット数＞24となった場合、「桁落ち」と言う現象が発生する。
• 「桁落ち」はhalf型でも同様に発生する。
• 桁合わせシフト後の仮数部を加減算する。
• 仮数部24ビットに、符号ビット1ビットと、加減算による桁上がり1ビットが追加となるので、加減算回路は(24＋1＋1)＝26ビット符号付。

　float型で表現可能な、非有限値(NaN、INF、ゼロ等)との加減算は、half型と同様です。

乗算

　32ビットコプロセッサバスA[31:0]、B[31:0]から受け取った2数を乗算(A×B)します。演算アルゴリズムについては、half型と同じです。以下、half型との差分についてのみ、考察します。

• A，Bバスから受け取ったfloat型の数値。
• 2数A，Bの仮数部24ビットを、Fa，Fbと表現する。
• 指数部の乗算は符号付加算。
• 8ビット符号付整数を加算するので、最大で9ビット符号付整数になる。
• 仮数部の乗算は、24×24＝48[ビット]乗算。
• 仮数部の取りうる範囲：　0x1.000000≦(Fa，Fb)≦0x1.fffffeなので、
• 乗算結果の範囲：　0x1.000000≦Fa×Fb≦0x3.fffff8である。
• Fa×Fbが0x2.???または、0x3.???となった時、正規化ステージで1ビット右シフトが発生する。
• これを踏まえて、積は48ビットの上位25ビットを使用する。

　float型で表現可能な、非有限値(NaN、INF、ゼロ等)との乗算は、half型と同様です。


　TD IDEのIP Generatorを使って、以下図の様に乗算器マクロを作成してください。



　TD IDEの乗算器ハードマクロは18ビット長であるのに対して、必要なのは24ビット長の乗算器なので、4個の乗算器ハードマクロで部分積を作って、加算して求めるような論理を生成するはずです。
　HFPUの乗算器は11ビット長だったので、18ビット乗算器ハードマクロ1個で充足していました。HFPUに比べて、論理規模と伝搬遅延時間が増大しますが、HFPUと同様、1サイクルで実行することにします。クリティカルパスは強化されますが、多分、問題ないでしょう(後ほどSTAで確認)。

除算

　32ビットコプロセッサバスA[31:0]、B[31:0]から受け取った2数を除算(A÷B)します。演算アルゴリズムについては、half型と同じです。以下、half型との差分についてのみ、考察します。

• A，Bバスから受け取ったfloat型の数値。
• 2数A，Bの仮数部24ビットを、Fa，Fbと表現する。
• 指数部の除算は符号付減算。
• 8ビット符号付整数を減算するので、最大で9ビット符号付整数になる。
• 仮数部の取りうる範囲：　0x1.000000≦(Fa，Fb)≦0x1.fffffeなので、
• 除算結果(商)の範囲：　0x0.800000≦Fa÷Fb≦0x1.fffffeである。
• Fa÷Fbが0x0.???となった時、正規化ステージで1ビット左シフトが発生する。
• これを踏まえると、商は25ビットが必要となる。
• 従って、仮数部の除算は、50÷25＝25[ビット]除算。
• 今まで除算回路に使用して来た、商4ビットフラッシュ除算器だと、25ビット÷4ビット＝6.25 → 7[ステップ]必要。
• 商4ビットだと、4ビット×6ステップ＝24ビットなので1ビット足りず、＋1ステップが勿体ない。
• 商5ビットフラッシュ除算器を使うと、25ビット÷5ビット＝5ステップで終了できる。
• 1ステップで5ビット分の商を算出可能なフラッシュ除算器を使うのが一番効果的。
• 2ステップ削減できて、サイクル性能が向上する。
• ただし、クリティカルパスは強化されるので、動作周波数を高速化し難くなる。論理規模も増大(後ほど結果を確認)。
• ※フラッシュ除算器は、2冪ビット数に縛られず、自由にビット幅を決められる。

　float型で表現可能な、非有限値(NaN、INF、ゼロ等)との除算は、half型と同様です。

浮動小数点数の整数化

　float型からint型への型変換だけでなく、floor()関数やceil()関数の実装等に於いて、float型の数値を整数化する必要が生じます。

• half型では：
• HALF_MAX＝65,504に対して、UINT16_MAX＝65,535。
• HALF_MAX＜UINT16_MAXだった。
• 浮動小数点数Xに対して、X’＝half (uint16 (X))と実行しても、情報を失うこと(※)は無かった。
• ※Xの符号と非有限値(NaNや±INF等)を除く。
• float型では：
• SNGL_MAX≒3.4028235e+38に対して、UINT32_MAX＝4,294,967,295≒4.294e+9。
• SNGL_MAX＞＞UINT32_MAXである。
• X’＝float (uint32 (X))は、Xをuint32に変換した時点で情報が欠損してしまう場合がある。

　floor()関数やceil()関数等を実装するためには、float型のまま、整数化する処理が必要となります。

• 32ビットfloat型の数値Xに関して：
• 一旦、符号部は無視して(Sx＝0と見なす)、
• 指数部：　−126≦Ex≦127
• 仮数部：　0x1.000000≦Fx≦0x1.fffffe
• である。
• 指数部Exに関して、場合分けして考える。
• Ex＜0だった場合：
• Fxの小数点位置が左側に−Exビットずれるので、仮数部全てが小数点以下。
• つまり、整数化すると、floor (X)＝0。
• 0≦Ex＜23だった場合：
• Fxの小数点位置が右側にExビットずれる。
• 結果、小数点より右側に残った数値は小数点以下である。
• つまり、整数化するためには、floor (Fx)＝Fx＆(0x1.fffffe<<(23−Ex))と、すれば良い。
• Ex≧23だった場合：
• Fxの小数点位置が右側にExビットずれるので、仮数部全てが小数点以上。
• つまり、Xは整数なので、floor (X)＝X。
• 最終演算結果において、符号部Sxを保存すると、上の処理は「ゼロ方向への丸め」と、なる。
• floor()関数とも、ceil()関数とも、異なる事に注意。

　この処理を実行する回路だけ、新規設計して追加します。

NihoniumのFPU命令

　NihoniumにHFPUを接続することは可能なので、HFPU命令を備えています。HFPU命令は、hadd命令，hmul命令などの様に、先頭文字「h」で始まる命令です。
　では、SFPU用として「f」で始まる、fadd命令、fmul命令などを作りましょう。

　ここで一考。

• HFPU命令は、11命令存在します。
• SFPU命令を追加すると、少なくともHFPU命令と同じ数の命令数が必要です。
• つまり、新規命令を11個も追加しなければなりません。
• CPUのデコーダ回路が大きくなるし、ステートマシンの伝搬遅延時間が増加して、遅くなります。
• あまり利点がありません。

　そこで、HFPU命令と、SFPU命令の命令コード(オペコード)を同一コードに割り当ててしまいます。すると、何という事でしょう！従来のHFPU命令コードのまま、SFPUを制御できてしまいます。
　命令数に変動が無いので、論理規模は変わらず、伝搬遅延時間も変わりありません。

※NHビットの設定だけで、16ビットモードと32ビットモードを切り替える、Nihoniumの基本方針と同じ考え方です。

　「欠点」とまで、言えるかどうかわかりませんが、考え得る欠点としては、Nihoniumに対して、HFPUとSFPUを同時に接続することは、できなくなります。でも、それだけのことです。普通、SFPUを搭載したら、並行してHFPUを使いたいケースは無いでしょうから、問題になることはないでしょう。
　従来通り、HFPUだけを接続して使うことは可能ですし、新たにSFPUだけを接続すれば、Nihoniumで単精度浮動小数点float型の演算を実行することができます。


　アセンブラとしては、HFPU命令(h***命令)とSFPU命令(f***命令)を別名として、同じ命令コードにアセンブルします。アセンブラレベルでは、別命令扱いとなることに留意してください。アセンブルリストの一例を以下に示しておきます。

　　//　@adr 　code　　// adr*2 instruction
　　　　@0000　7001　　// 0000　fadd　r0,r1
　　　　@0001　7001　　// 0002　hadd　r0,r1

　アセンブラレベルでは、fadd命令とhadd命令は別扱いですが、共に同じ命令コード0x7001にアセンブルされていることが判ります。

NHビット

　Nihoniumは、状態レジスタsrのNHビットによって、動作モードが変化します。

• NH＝0(16ビット)モード：
• Moscoviumとオブジェクトコードレベルで互換動作となる、16ビットモード。
• 汎用レジスタは16ビット幅で、4バンク使用可能。
• CPUの演算器(ALU)および内部バスは16ビット幅。
• NH＝1(32ビット)モード：
• Nihoniumネイティブの32ビットモード。
• 汎用レジスタは32ビット幅で、2バンク使用可能。
• CPUの演算器(ALU)および内部バスは32ビット幅。

　コプロセッサとして接続するSFPUには、32ビット幅の汎用レジスタや内部バスが必要なので、NH＝1を設定した場合だけSFPU命令を使用することができます。

HFPU／SFPUの検出

　プログラム実行時、NihoniumにHFPUまたはSFPUが接続されているかどうか？検出したい場合には、以下の命令列を実行して、判定することができます。

　　ldbiu　r0,1
　　hneg　r0,r0　　// fneg　r0,r0 でも良い

　fneg命令とhneg命令は同じ命令コードに展開されるので、どちらを使っても結果は同じです。実行後の汎用レジスタr0の値で、以下の様に判定してください。

• NH＝0(16ビット)モードでは：
• r0＝0：　SFPU／HFPUとも、未検出。
• r0＝0x8000：　HFPUを検出。
• もし、SFPUが接続されていたとしても、NH＝0モードでは未検出(r0＝0)となる。
• Moscoviumで実行した場合も、同じ判定結果となる。
• NH＝1(32ビット)モードでは：
• r0＝0：　SFPU／HFPUとも、未検出。
• r0＝0x0000_8000：　HFPUを検出。
• r0＝0x8000_0000：　SFPUを検出。

　検出したFPUに従って処理を変えたり、場合によってはエラー出力してプログラムを停止するなどの処置に使用できます。

整数化する命令の追加

　HFPUからSFPUへの設計変更で必要となった、float型のまま整数化する機能について、CPUにも新規に命令を追加します。
　動作は、「ゼロ方向への丸め(round down to zero)」なので、fdown命令とします。

　HFPUでは、以下のようにすると同じ動作をエミュレートできるため、命令は追加しません。

　　fdown　r0,r1

　　　　↓　HFPUで相当する動作

　　huint　r0,r1
　　hhalf　r0,r0
　　hmvsg　r0,r1

　Moscovium＋HFPUにも追加すると便利かもしれませんが、今回は追加しません。余計な修正がCPUに入ると、検証などの工数が馬鹿にならないので、必要に迫られない限り手を付けないのが賢明だという判断です。

デザイン

　今回設計したSFPUを搭載したマイコンNHOC113FS0408を作成しました。

　以下リンクより、最新のデザインをダウンロードすることができます。



　FPGAボード(Sipeed Lichee Tang Primer)への書き込み手順はこちらを参照してください。

コンパイル結果

　以下に、TD IDEでのコンパイル(論理合成・配置配線)結果をまとめておきます。

• NHOC_FS.al (NHOC113FS0408)
• コンパイル時間：　約5分
• LUT数：　13,211個　(最大19,600個)
• F/F数：　2,543個　(最大19,600個)
• 9KビットRAMマクロ数：　1個　(最大64個)
• UART8N1の受信バッファで1個使用。
• 32KビットRAMマクロ数：　3個　(最大16個)
• 4Kバイト分のROM用RAMマクロで1個使用。
• 8Kバイト分のRAMマクロで2個使用。
• DSPマクロ数：　8個　(最大29個)
• Nihoniumの乗算器で4個使用。
• SFPUの乗算器で4個使用。
• タイミング解析(STA)結果：
• 【24MHzドメイン】
• Max Freq：　25.431MHz
• Setup Slack：　0.678ns　(MET)
• Hold Slack：　0.080ns　(MET)
• 確認時のクリティカルパスは、SFPU出力レジスタから、Cバス出力と抜けて、汎用レジスタに到達するパス(真パス？)。
• ちょっと、ネット名が崩れすぎていて、パスが追い切れなかったので、「？」付。
• 始点と終点的には真パスと思われる。
• タイミングはメットしており、問題なし。
• ただし、最大動作周波数＝約25.4MHzと、設定24MHzに対して余裕なし。
• クリティカルパスでは無かったものの、2番手のクリティカルパスにSFPUのフラッシュ除算器パスが見えていた。
• やはり、5ビットフラッシュ除算器が少々重かったと見える。
• デザインによっては、STAでタイミングエラーになることもあるかもしれない。要注意。

　SFPU単体でコンパイルしてみると、3,300LUT程の論理規模でした。Moscoviumコア＋乗除算器が約3,600LUTですので、CPU(Moscovium)ほどの大きさがあります。いくつか並べて比較してみましょう。

　SFPUは、HFPUから比べると×3倍ほどの論理規模でした。浮動小数点型のビット幅では×2倍なのですが……。まあまあ、大きい回路ですね……。演算精度が許すなら、HFPUを使った方が、お得感があります。

シミュレーション検証

　iverilogを使って、論理検証を行います。検証方針は、HFPUの時と同じです(下図)。



　half型(16ビット)→float型(32ビット)などに読み替えてください。
　ただし、1点だけ、HFPUの時とは異なる点がありました。HFPUの時はピッタリ期待値を一致させることができたのですが、SFPUでは、どうしてもfloat型最下位ビット(LSB)の値だけ、うまく合わせることができませんでした。

• 例）28620.8−2.26448e-08＝28620.8の減算。
• 0x46df998d＋0xb2c28465＝0x46df998dが、SFPUの演算結果。
• 対して、iverilogのreal型で計算した期待値＝0x46df998c。
• 最下位ビット(LSB)が合わない。
• 期待値の最下位ビットだけが合わないのは、桁落ちした減算の時だけ。
• 他の演算では、全ビット合致する。

　常に上例の様になるわけではなくて、完全に一致する場合もあり、合わせ込むことは断念しました。一々エラーを表示しても、目視で最下位ビットだけの不一致だと確認するのは手間なので、最下位ビットだけの相違であれば、パス(合致)として検証を実行しました。

　加減乗除算数10,000パタンと、その他のFPUコマンドによる処理結果を検証した結果、問題ありませんでした。勿論、確認した数10,000パタンの範囲内です。本HPの回路やプログラムは全て無保証ですので、ご理解の上、ご利用ください。

命令実行サイクル数比較

　SFPU命令をシミュレーション実行して見て、各命令の実行サイクル数を調べました。以下表にまとめて、解説します。

　　解説：

• 数字は実行に要したサイクル数です。演算対象の数値によって幅があるので、その中の最小値(min)と最大値(max)を表にしました。
• 水色着色セルがHFPUと比べて高速になった項目、赤色着色セルは低速になった項目です。
• 色の着いていないセルは、HFPUと変わらなかった項目です。
• 加減算：
• HFPUでは、桁合わせシフト回路に無駄な動作があったのですが、SFPUでは修正しました。
• 仮数部のビット数が増えたため、桁合わせシフト＋1サイクルとなるところ、無駄な動作の対策で−1サイクルとなって、±0サイクルです。
• HFPUとSFPUの実行サイクル数に変化有りません。
• 乗算：
• HFPUでは、正規化に＋1サイクル掛かっていたのですが、これを演算サイクルに押し込んだので、SFPUの方が高速になりました。
• クリティカルパスは強化されているため、クロック周波数の高速化は困難になっています。
• 除算：
• HFPUでは、非有限値(NaN、INF、ゼロ等)の除算で結果が出た時も、シフト除算を実行していたのですが、SFPUでは、シフト除算を中断して結果を出すようにしたので、最小サイクル数が減少しています。
• 非有限値の除算時だけの話なので、通常(有限値)の除算では高速化されません。
• HFPUでは、除算3ステップだったところ、SFPUでは5ステップなので、＋2サイクルです。
• HFPUでは、除数と被除数のロードに1サイクル要していたのですが、無駄なので、このステップを削除しました。−1サイクルです。
• 乗算と同様、正規化を演算サイクルに押し込んだので、−1サイクルです。
• 合計で、＋2−1−1＝±0サイクルと言う事で、除算はHFPUと同じサイクル数で終了します。
• クリティカルパスは強化されているため、クロック周波数の高速化は困難になっています。
• 型変換：
• 型変換に必要なシフトの幅が増えたため、HFPUに対して＋1サイクルとなりました。
• その他の命令では、HFPUと変わらないサイクル数で実行できます。

　上に記載の通り、HFPUのサイクル数を検証したところ、何ヶ所か無駄なサイクルが有りました。SFPUへ設計変更する際に見直したので、HFPUと比べてそん色ない速度で処理可能なコプロセッサとなりました。10進数換算で有効数字3桁強しか無かったHFPUに比べると十分実用的な、有効数字7桁弱のSFPUが、HFPUとそん色無い速度で実行できるので、浮動小数点演算が必要になった場合には、SFPU一択で悩まずに済みます。


　なお、HFPUでも適応可能な見直し箇所もあるのですが、修正すると論理検証までやり直しで無駄な工数🏭が発生するため、HFPUへの適応は見送ります。SFPUを使った応用は、次回です。