公開日：2023/07/15

26th Season

#26-5　ZPUというCPUコア

　前回、FPGAボード(Sipeed Lichee Tang Primer)を使って設計しているMoscoviumシリーズマイコンにおいて、より小さいFPGAに搭載することを目指して、オリジナル8ビットCPUコアTennessineを設計しました。

　「何か、比較可能なCPUコアが無いかな〜」と、探してみたところ、ZPUというCPUコアが見つかりましたので、このCPUとの比較を実施して見ようと思います。

ZPUとは？

　オープンソースのCPUコアみたいです。以下URL(GitHub)から参照可能です。

　　ZPU：　https://github.com/zylin/zpu

　ライセンス形態は、以下の通りです。

• zpu/zpu/COPYINGから引用：
• About ZPU licensing:
• The license for HDL implementations is FreeBSD to be friendly towards commercial projects and other open source projects, however the architecture, documentation and tools will be GPL.

　プレゼンテーション資料なども置いてありました。上でリンクしたGitHubから、以下のパスで見つかります。

　　プレゼンテーション資料：

• zpu/zpu/docs/presentations/zpu.pdf

　プレゼンテーション資料を参照してみると、特徴としては以下の様なコアだと判りました。

　　ZPUコアの特徴：

• ZPUの語源は、「Zylin社のCPU」らしい。
• カタカナにすると、ザイリン(Zylin)社だが、FPGAメーカのザイリンクス(Xilinx)社とは、関係ない模様。
• アルファベット表記だと、スペルが全く異なる。
• オープンソース。
• 論理合成可能なRTLで提供。
• 32ビットデータパス。
• コードサイズはARM Thumbの約80%。
• GCCツールチェーンが使える。
• FPGA実装実績は、Xilinx XC3S400にて、440LUT。

　凄！440LUTって、小さいな〜(？！)。しかも、GCCツールチェーンが使えるのは良いな。
　一体、どんなCPUなのか、興味が湧きましたので、RTLを覗いてみようと思います。

ZPUのRTLを眺めて見る

　最初にリンクしたGitHubから、ドキュメントやRTLにも、アクセスすることができます。

　　ドキュメントパス：

• zpu/zpu/docs/zpu_arch.html

　　RTLパス：

• zpu/zpu/hdl/zpu4/core/
• zpupkg.vhd
• zpu_config.vhd
• zpu_core.vhd

　RTLはVHDLですね。筆者はVHDLには明るくありませんが、コメントも含めて、たったの1,290行ほどですので、解らないなりに、ぼんやりと中身の様子は見て取れました。

※ちなみに、オリジナル8ビットCPUコアTennessineのRTLは、トータル2,114行(Verilog-HDL、執筆時点)です。

　ZPUコアのRTLとドキュメントを、ざっと斜め読みしてみたところ、以下の知見を得ました。

　　ZPUのRTLおよびドキュメントから得た知見：

• ノイマン型アーキテクチャ
• プログラムフェッチとデータアクセスが同じ、一本のバスで実行される。
• ハーバードアーキテクチャが対比されるアーキテクチャ。
• Moscoviumシリーズはハーバードアーキテクチャ。
• スタックマシン
• 「この手があったか」って感じ。
• アキュムレータマシンとか、汎用レジスタマシンとか、が対比される方式。
• スタックマシンでは、取り扱うデータが全てスタックに積まれて処理される。
• このため、所謂CPUレジスタと言う物が存在しない。
• レジスタファイルがごっそり不要になるので、論理規模を小さくできる。
• 例）「a＋b」の演算は：
• １）aをスタックに積む。
• ２）bをスタックに積む。
• ３）加算命令を実行する。
• スタックから2数を取り出して、
• 加算する。
• 加算結果をスタックに積む。
• 逆ポーランド記法(RPN；Reverse Polish Notation)みたいに演算される。
• 例）メモリアクセスは：
• １）アクセス先アドレスをスタックに積む。
• ２）メモリ読み出し命令を実行する。
• スタックからアドレスを取り出す。
• アドレスからデータを読み出す。
• 読み出したデータをスタックに積む。
• すべての命令がこの様な感じで、スタック経由で実行される。
• 命令コード
• 命令数は40個前後。
• 8ビット固定長。
• 汎用レジスタが無く、処理対象が全てスタックに積まれたデータである。
• このため、レジスタマシンの場合だと命令コードに含まなくてはならない、転送先レジスタ番号や、転送元レジスタ番号等が不要。
• 8ビット固定長と言う、短い命令コードが実現可能となる。
• 自ずと、デコーダ論理も小さくなるし、論理規模の縮小にも寄与する。
• 実装
• 有限状態機械(ステートマシン)方式で実装されている。
• 対比される方式は、パイプライン方式、マイクロプログラム方式、等。

　と、こんな所です。

　折角RTLが入手できるのですから、論理合成して見ない手はありませんね。次節では、手持ちのFPGAボードに移植して、論理合成を試してみたいと思います。

論理合成してみよう

　手持ちのFPGAボード(Sipeed Lichee Tang Primer)で、ZPUをコンパイルして見ようと思います。VHDLのRTLをダウンロードしてきて、TD IDEに読み込ませましょう。

　　ディレクトリ構造：

• ZPU/
• ZPU.al
• MCOC.sdc
• zpupkg.vhd
• zpu_config.vhd
• zpu_core.vhd

　リンクを張ってあるプロジェクトファイル(ZPU.al)とSDCファイル(MCOC.sdc)以外は、こちらから入手してください。

　TD IDEでプロジェクトファイルを読み込ませてみた状態が以下図となります。



　VHDLには明るくないので、良く解らないのですが、zpu_config.vhdと、zpupkg.vhdは、C言語で言う所のヘッダファイルみたいな感じで、定数等の定義が含まれていました。読み込んでおかないと、本体のRTLでエラーが発生します。
　zpu_core.vhdが、CPUコアのRTL本体です。前の2ファイルは、その階層構造には含まれない様です(上図)。zpu_core.vhdの階層構造で、traceと言うモジュールが「？」マークとなっています。TD IDEでは、何らかのエラーが発生して読み込めなかった場合に、この様な表示になるのですが、結論から述べると、この状態で問題なくコンパイルが完了します。
　そもそも、traceと言うモジュールは、シミュレーション用のビヘイビア記述で、何らかのログをファイルに書き出すような記述みたいです。RTLから論理合成するのに必要ないため、放置して大丈夫みたいです。

コンパイル結果

　SDCファイル(MCOC.sdc)で、clk端子に24MHzの制約だけ張って、コンパイルした結果を以下に示します。

• コンパイル時間：　約1分
• LUT数：　3,075個　(最大19,600個)
• F/F数：　361個　(最大19,600個)
• 9KビットRAMマクロ数：　0個　(最大64個)
• 32KビットRAMマクロ数：　0個　(最大16個)
• DSPマクロ数：　3個　(最大29個)
• タイミング解析(STA)結果：
• 【24MHzドメイン】
• Max Freq：　74.783MHz
• Setup Slack：　26.628ns　(MET)
• Hold Slack：　0.256ns　(MET)
• clkに24MHzの制約を張ったのに、合成した回路は74MHzまで動くみたいです。
• ツール(TD IDE)に無理させれば、100MHzくらいまで動くかもしれませんね(未確認)。

　こちらのプレゼンテーション資料では、「Xilinx XC3S400(Spartan-3)で440LUT」と言うスライドが有りました。
　ところが、手持ちのFPGAボード(Anlogic EG4S20)では上結果の通り、約3,100LUTと大きな数値がレポートされました。おや、まあ。

　こちらで指摘した様に、FPGAメーカによって指標は「まちまち」なので、LUT数だけで直接比較はできません。

　と言って、安直に老舗FPGAメーカXilinxと、中華FPGAメーカAnlogicの実力差、で片付けられるような差分値でも、ありません。後ほどもう少し分析してみましょう。
　まずは、前回設計したオリジナル8ビットCPUコアTennessineと、論理規模の比較を実施してみたいと思います。

Tennessineとの比較

　本ページで実施したかったのは、前回設計したTennessineコアとの論理規模比較なので、以下表にまとめて見ました。

※VHDLなので自信は無いけれど、RTLを見る限り、ZPUは32ビット符号無乗算あり、除算無し、でした。
※また、Moscoviumシリーズでは、便宜上「符号付」とだけ記載しましたが、符号付／無両方の演算命令を持っています。

　なるほど。まあ、順当ですね。以下に考察します。

　　考察：

• ZPUの公称値「440LUT」と、TD IDEでのコンパイル結果「約3,100LUT」の乖離理由は不明。
• だが、上表の結果自体は、同じ土俵(Anlogic EG4S20＋TD IDE)で、同じ指標(LUT数)を使っているため、問題なく比較が可能である。
• ZPUは32ビットCPUとしては相当小さい。
• 16ビットのMoscoviumと変わらないサイズ(LUT数)だった。
• Moscoviumのプログラマモデルは、汎用レジスタ8個×汎用レジスタバンク4組＝計32個の16ビット汎用レジスタを持つ構成なので、F/F数はZPUに比べて多い。
• 32ビットでありながら、この論理規模、かつ、GCCツールチェーンが使えるZPUは、実用的には凄く魅力的🆒なCPUコアである、と言える。
• Nihoniumが大きなコアに見える(？)。
• 言い訳しておくと、高速な32ビットハイブリッド除算器を内蔵しているので、ちょっと大きめ……。
• Moscoviumと比べると、「べらぼうに大きい」と言う訳ではないことに留意。
• ZPUと比べるのは、ちょっと相手が悪い……。
• 論理規模(LUT数)で、ZPUとTennessineを比べてみると、Tennessineに軍配。
• ZPUが32ビットCPUで、Tennessineが8ビットCPUだという、処理能力などの特徴に目を瞑れば、論理規模的には、Tennessineの方が小さい。
• より論理容量の小さいFPGAに載せようとする、Tennessine開発当初の目的には、合致していることが確認できた。
• これが結論。

　話を少し巻き戻して、ZPUですが、本当にXilinxだと、440LUTで実装できるのかな？？一度、Tennessineコアの方をXilinxでコンパイルしてみたいところ……。

Xilinxの440LUTを検証する

　さて、最後に残った課題は、ZPUのプレゼンテーション資料にある、以下の文言の真偽です。

　　「Xilinx XC3S400(Spartan-3)で440LUT」

　少なくとも、Anlogic EG4S20(＋TD IDE)でZPUをコンパイルしたら約3,100LUTだったのは事実なので、オーダが合っていません。

　手元にXilinxのFPGAが有りませんので、まずは、FPGAチップXC3S400(Spartan-3)のデータシートを入手して、読み解いてみましょう。

　　XC3S400(Spartan-3)のデータシートを検索(別ウインドウが開きます)

　データシートを読み進めると、まず、CLB(Configurable Logic Block)という論理単位(ブロック)が登場します。

• CLBの中には、スライス(SLICE)というブロックが4個含まれる。
• SLICEの中には、LUTというブロックが2個含まれる。
• XC3S400(Spartan-3)のLUTは、4入力タイプ。
• 昔調べたAnlogic EG4S20のLUTは、4入力と5入力の混合設計なので、多少の優劣は有っても、「ほぼ同じ性能」と考えられる。
• ことが解った。

　つまり、

　　1CLB＝4SLICE
　　1SLICE＝2LUT
　　∴1CLB＝8LUT

　おやおや？ピンと来てしまいましたよ。もし、プレゼンテーション資料の「440LUT」が、「440CLB」の間違いだったとしたら、どうでしょうか？

　　440CLB＝440×4SLICE＝440×4×2LUT＝3,520LUT

　何と、Anlogicのコンパイル結果約3,100LUTと、オーダが合います。そう言う事、なのではないでしょうか？

　もしかしたら、Xilinxのツールでは、ZPUをコンパイルした結果が「440LUT」とレポートされているのかもしれないし、別な単位でレポートされた値を、プレゼンテーション資料を作った人が勝手に「440LUT」と、書き換えて(思い込んで)しまったのかもしれません。
　多分、これが真相。


　比べる相手、ZPUが見つかって良かったです。新しい知見を得ることができました。今まで、「Moscoviumシリーズは、教科書に載っている様なシンプルなアーキテクチャで、コンパクトでしょ？」って、独り善がりに思っていました。でも、それは、「レジスタマシン」として見た時の話だったのです。そもそも、ZPUの様に方式の異なる「スタックマシン」だと、もっとシンプルでコンパクトにできるのですね。脱帽ｍ（１＿＿）ｍ。