公開日：2022/02/12

19th Season

#19-8　SDRAMを使って見よう（２）

　FPGAボード(Sipeed Lichee Tang Primer)には、SDRAMが搭載されていることが1つのセールスポイントになっていました。

　前回はSDRAMを制御する上での必要事項を調査しただけで終わってしまいました。今回は、Moscoviumマイコンに組み込めるよう、詳細設計を進めて行きたいと思います。
　CPU (Moscoviumコア)に手を入れるのは久しぶりだなぁ〜。

Moscoviumの拡張

　Moscoviumは16ビットのオリジナルCPUコアですから、データバスが16ビットであることに加えて、アドレスバスも16ビットしか持っていません。16ビットアドレスでアクセス可能なメモリ空間は、2¹⁶＝64Kバイトまでです。
　16ビット(64Kバイト)空間しか持たないMoscoviumでは、8MバイトSDRAMの一部分にしかアクセスできません。メモリ空間の拡張が必要となります。

　　「アドレスバスを16ビット(64Kバイト空間) → 32ビット(4Gバイト空間)に拡張する」

　これが課題。
　なるべくスマートに、簡易に解決したいです。

　現在のメモリアクセス命令は？と言うと：

• ldb命令：　ldb　Rd,[Rs]
• 16ビット汎用レジスタRsが示す16ビットアドレスから、1バイト読み出してRdに転送する。
• stb命令：　stb　[Rd],Rs
• Rsの下位1バイトデータを、16ビット汎用レジスタRdが示す16ビットアドレスへ転送する。
• ldw命令：　ldw　Rd,[Rs]
• 16ビット汎用レジスタRsが示す16ビットアドレスから、1ワード読み出してRdに転送する。
• stw命令：　stw　[Rd],Rs
• Rsの1ワードデータを、16ビット汎用レジスタRdが示す16ビットアドレスへ転送する。

　これらの命令では、16ビット汎用レジスタを使ってアドレス指定しているため、16ビットアドレスまでしか指定することが出来ません。

32ビット拡張アドレス指定方法の検討

　Rd1：Rd2の様に、汎用レジスタを2個ペア👭で使って、32ビット拡張アドレスを表現する方法がありますが、こちらの命令コードフィールドが示すように、Moscoviumの命令コードには、あまり空きがありません。CPUの内部バス構造に関しても、32ビット分のアドレス情報を同時に転送するバスが足りず、拡張が必要となってしまいます。

　そこで、32ビット拡張アドレス指定に汎用レジスタを使う案は却下して、追加となる上位16ビットアドレス値を保持する、専用の制御レジスタを割り当てて対処しようと考えました。上位16ビットアドレスを指定する制御レジスタは、一時レジスタtrを流用することとします。
　以下図が、32ビット拡張アドレス対応後のCPUブロック図です。



　レジスタファイルRGFブロックからメモリバスインターフェイスMEMブロックへ専用線で出力されている「tr」が、一時レジスタtrからの出力データです。この値が32ビット拡張アドレスの上位16ビットとなります。
　専用線でMEMブロックへデータを送るので、レジスタを選択したり、内部バスに載せたりする論理追加は必要なく、最小限のリソース増加で実現できます。

命令の追加

　従来の命令群(ldb命令、stb命令、ldw命令、stw命令)を使った時に、常にTrレジスタを上位16ビットとする32ビット拡張アドレスを出力しても良いのかもしれませんが、旧命令群の互換性を最大限確保するため、32ビット拡張アドレスでメモリアクセスする専用の命令を追加することにしました。

• ldbx命令：　ldbx　Rd,[Tr:Rs]
• レジスタペアTr:Rsが示す32ビット拡張アドレスから、1バイト読み出してRdに転送する。
• stbx命令：　stbx　[Tr:Rd],Rs
• Rsの下位1バイトデータを、レジスタペアTr:Rdが示す32ビット拡張アドレスへ転送する。
• ldwx命令：　ldwx　Rd,[Tr:Rs]
• レジスタペアTr:Rsが示す32ビット拡張アドレスから、1ワード読み出してRdに転送する。
• stwx命令：　stwx　[Tr:Rd],Rs
• Rsの1ワードデータを、レジスタペアTr:Rdが示す32ビット拡張アドレスへ転送する。

　旧メモリアクセス命令に「x」が付いただけの命令を4個追加します。アセンブラで記述する場合は、「Tr:」を省略可能です。ペアになるレジスタはTrだと決まっているので、記述する必要が無いのです。
　これらの命令では、一時レジスタtrと、汎用レジスタRnをペアで使って32ビット拡張アドレスを指定します。Trレジスタが上位16ビット、Rnレジスタが下位16ビットアドレスとなります。

　　例）32ビット拡張アドレス空間へのアクセス
　　// 0x80_0000〜0xff_ffffまで、0xaaaaを書き込む
　　ldwi　r6,0x0080
　　ldwi　r7,0x0000
　　ldwi　r4,0x00ff
　　ldwi　r5,0xffff
　　ldwi　r0,0xaaaa
　　ldbiu　r1,0
　　loop:
　　movtc　tr,r6
　　stwx　[r7],r0　　// 32bit空間[tr:r7]アクセス命令
　　addi　r7,2
　　adc　r6,r1
　　cmp　r7,r5
　　cmb　r6,r4
　　blo　loop

　Moscoviumコアは、新規追加した4命令実行時以外では、32ビット拡張アドレスバスの上位側16ビットを常に0x0000出力することとします。Trレジスタ値には関係なしで、常に0x0000です。
　Tr：Rnのレジスタペアで32ビット拡張アドレス指定できるのは、追加した4命令だけです。プログラムカウンタpc、割り込みベクタiv、スタックポインタspなどのアドレス指定する制御レジスタは16ビットのままなので、今まで通り16ビットアドレス空間にしかアクセスできません。
　これにより、新規追加した4命令を使わない限り、従来のプログラムは全く同じ動作となります。従来機能に影響を与えることなく、新機能(32ビット空間アクセス)が実現できました。


　意外と簡単でしたね。命令4個を追加しただけでアドレス空間が32ビット(4Gバイト)に広がりました。Good。

バスステートコントローラの拡張

　次にバスステートコントローラBUSCを拡張して行きます。
　Moscoviumコアは、アドレスバスを32ビット(4Gバイト空間)に拡張しましたが、BUSCとしては24ビット(16Mバイト空間)とします。今回使うSDRAMが8Mバイトなので、24ビットで必要十分なためです。アドレスのビット数が増えると、その分復号論理が大きくなって遅くなるので必要最小限でとどめるのが賢いやり方です。

　アドレスマップを以下図のように拡張します。



　ご覧の通り、拡張した24ビット(16Mバイト)空間の最下位アドレス範囲に従来の16ビット(64Kバイト)空間がマッピングされています。

※拡張するのはメモリバスだけなので、フェッチバス側は従来通り16ビット(64Kバイト)空間です。

　Moscoviumは、追加した4命令以外の命令では、上位16ビットアドレスに0x0000を出力しているので、上のアドレスマップ拡張後も、従来プログラムは0x00_0000〜0x00_ffffまでの64Kバイト空間にアクセスすることとなり、従来プログラムがそのまま動作します。
　Tr＝0x0080〜0x00ffに設定して、追加した4命令を使うことでSDRAM(8Mバイト)へアクセスすることが可能となります。
　追加した4命令は、Tr＝0としてアクセスした場合、0x00_0000〜0x00_ffffまでの64Kバイト空間にアクセスするので、旧メモリアクセス命令(ldb命令、stb命令、ldw命令、stw命令)と全く同じ動作となります。


　BUSCとしては、以下の様な論理拡張が必要となります。

• 拡張した24ビットアドレス空間の復号。
• SDRAM領域へのアクセスだった場合、SDRAMコントローラへバスの制御を任せて、自分は制御が戻るまで待機する。
• 64Kバイト空間へのアクセスだった場合は、従来通り処理する。

　SDRAMアクセスは、後で設計するSDRAMコントローラに丸投げするので、BUSCとしての修正量はごくわずかです。

　なお、Moscoviumが出力する32ビット拡張アドレスの最上位8ビットは、今回のBUSCではDo not careですが、将来の更なる拡張を見通して、最上位8ビット＝0x00で使用することを推奨します。

SDRAMコントローラの設計

　SDRAMコントローラSDRAMC8Mユニットのブロック図を以下図に示して、各ブロックの解説を続けます。

• ssys：システム制御ブロック
• 96MHz系のリセット信号、24MHzクロックと96MHzクロックの位相関係信号(phase、sync)等を生成するシステム制御ブロック。
• mbif：メモリバスI/Fブロック
• 24MHzメモリバスとのI/Fブロック。
• メモリバスに発行されたバスコマンドを受け付ける。
• ここまでssys，mbifには、24MHz⇔96MHzの異クロック間通信がある。その他は全て96MHzドメイン。
• sdif：SDRAM　I/Fブロック
• SDRAMとのI/Fブロック。
• SDRAMへ発行するコマンドやストローブ信号出力、データのやり取りなどを実行する。
• rfsh：リフレッシュ制御ブロック。
• フリーランするカウンタを持ち、一定時間(64ms/4,096回)毎にリフレッシュ実行要求を出す。
• sctl：制御ブロック
• 全体動作を制御するステートマシンブロック。
• pll：クロック逓倍器
• ブロック図では端折っているが、以下の通り。
• PLLは24MHzクロックを入力して、24MHz×16逓倍の384MHzを出力。
• これを位相シフト分周器で1/4分周して96MHzクロックを生成、SDRAMコントローラSDRAMC8MユニットとSDRAMマクロへ供給。
• 位相シフト分周器：
• 出力クロックの位相を96MHzの45°単位でシフト可能。
• 位相シフト機能を使って、異クロック間の同期転送タイミングを調整。
• TD IDEのPLLマクロを以下の通り生成して使う。
• 
  
  
  
• sdram：SDRAM本体
• TD IDEのSDRAMマクロ。
• FPGAチップ(EG4S20BG256)のMCMとなっている、SDRAMチップEM638325そのもの。

I/Oレジスタ

　以下表にSDRAMC8MユニットのI/Oレジスタ一覧を示し、その後ろに解説を続けます。

　BUSC出力のセレクト信号はbcs_sdrc_nです。上表の範囲でアサートされるので、SDRAMC8Mユニット内では、アドレスbadr[3:0]を復号してレジスタを特定しています。このI/Oユニットはバイトアクセス禁止です。必ずワードアクセスしてください。

• sdrmctl：　SDRAM制御レジスタ
• 初期値：　0x0000　(フラグ値は除く)
• TSTE：　シミュレーション動作許可ビット
• シミュレーション実行用の設定ビットです。
• 実物のFPGAボードではTSTE＝0に保持してください。
• SDRAM(EM638325)データシートに規定されたパワーオンシーケンスを満たすため、PLLクロックが安定してから更に約200μsの安定時間を待っています。
• シミュレーションでは全く無駄な時間ですので、本ビットに1を書き込むことで、約200μsの安定時間をスキップすることが出来ます。
• SDRM：　SDRAM有効フラグ
• SDRAMC8Mユニットが搭載されている時、1が読み出されます。
• 書き込みは無効です。
• SRDY：　SDRAM起動完了フラグ
• SDRAMにアクセス可能な状態になると、1が立つステータスフラグです。
• 書き込みは無効です。
• リセット解除後：
• PLLが発振を開始して、クロックが安定する。
• SDRAMC8Mユニットがクロックの安定を検知して、SDRAMのパワーオンシーケンスを実行する。
• パワーオンシーケンスが終了して、SDRAMへアクセス可能となると、SRDY＝1となる。
• 使用者は、起動時、以下の対処を実施してください。
• １）SDRMフラグを読み出して、SDRAMが接続されていることを確認する。
• ２）SRDYフラグ＝1となるまでポーリングする。
• 手元のFPGAボードでは、SRDY＝1となるまでに約35msかかりました。
• 個体差があると思いますので、参考値です。
• ３）SRDY＝1を確認したら、SDRAMへアクセスするプログラムを実行して良い。

MoscoviumからのSDRAMアクセス

　ここで、オリジナル16ビットMoscoviumマイコンからSDRAMへアクセスする方法を検討しておきます。

• 24MHzメモリバス
• Moscoviumは、こちらに規定したメモリバスを通して、FPGA内部のRAMマクロ、ROMマクロ、I/Oレジスタなどへアクセスします。
• メモリバスのバスクロックはMoscoviumと同じ24MHzです。
• SDRAMへのアクセスも、同じメモリバスを使うことにします。
• シングルアクセス
• Moscoviumからは、連続したデータアクセス(バーストアクセス)が発生しないので、全て、シングルアクセスとします。
• ただし、バイトアクセス(ldbx命令，stbx命令)とワードアクセス(ldwx命令，stwx命令)がありますので、双方に対応します。
• SDRAMマクロは32ビットデータ幅ですが、Moscoviumは16ビットデータアクセスですので、SDRAMマクロのバイトコントロール(DQM)端子を使って適切に制御します。
• SDRAMは96MHzクロック駆動
• SDRAMは200MHzまで動作するEM638325だと判りましたが、MCMと言う事は、FPGAチップ(EG4S20BG256)の外部に接続されたSDRAMチップと通信することになります。
• 筆者の実力的に200MHzの論理を組む自信はないし、タイミングもシビアになるので、半分ほどの周波数で、かつ、24MHzからの整数逓倍となる96MHzをターゲットにすることと決めます。

　以上より、SDRAMコントローラが実現すべきプロトコルは、以下の通りとなります。

※パワーオンシーケンス実行後、無条件でオートリフレッシュサイクルへ遷移します。パワーオンシーケンスには、少なくとも2回のオートリフレッシュサイクルが必要なためです。

　セルの各列は、96MHzクロックで1サイクル(約10.4ns)を表しています。ADR，DAT欄の「X」は、Do not care／HIGH-Zです。コマンドCMDについてはこちらを参照してください。

• リードサイクル：
• Moscoviumからのリードは、CL＝3、4バーストモードを使います。
• シングルリードで良いのですが、将来の拡張を見通して、4バーストモードとします。
• 4バーストモードなので、RDCコマンドを実行すると、データが4個(DAT1〜DAT4)連続して出力されます。
• PREコマンドを実行したことで、DAT3以降のデータ出力は停止します。止められなかったDAT2は、データマスク信号DQMをアサートすることでマスクします。
• 各リードサイクルの最後にプリチャージして、SDRAMをアイドル状態に戻します。
• tRCD，tRAS，CL，tRPの各規定値に従って、間にNOPサイクルを必要数挟んでいます。
• 都合、6サイクルリード@96MHzです。
• ライトサイクル：
• Moscoviumからのライトは、シングルライトモードを使います。
• 各ライトサイクルの最後にプリチャージして、SDRAMをアイドル状態に戻します。
• tRCD，tRAS，tWR，tRPの各規定値に従って、間にNOPサイクルを必要数挟んでいます。
• 都合、6サイクルライト@96MHzです。
• オートリフレッシュサイクル：
• リード／ライトサイクルの最後に毎回プリチャージしているので、アクセスが終了すると、SDRAMは常に全バンクがプリチャージされ、アイドル状態にあります。
• 従って、直ちにCBRコマンドを実行することが出来ます。
• tRCの規定値に従って、NOPサイクルを必要数追加しています。
• 都合、6サイクルオートリフレッシュ@96MHzです。
• オートリフレッシュを64ms内に4,096回実行する必要があるので、オートリフレッシュの負荷率は4,096回/64ms×6サイクル/96MHz×100%＝0.4% @96MHzほどです。
• パワーオンシーケンス：
• 昔から、メモリにはリセットと言う概念がありません。
• SDRAMの内部にはモードレジスタと言う物が有って、バースト長やバーストモード、CASレイテンシ等を設定するレジスタなのですが、リセットが無いので、電源投入後、モードレジスタ値は不確定値となっています。
• よってSDRAMに電源を投入後、最初に実行すべき「パワーオンシーケンス」が規定されています。
• これもお作法の1つ。
• EM638325データシートに規定されたパワーオンシーケンスは以下の通りです：
• １）200μs以上の入力安定状態
• ２）全バンクプリチャージ
• ３）モードレジスタセット
• ４）少なくとも2回のオートリフレッシュ
• 以上の手順後、初めてSDRAMにアクセスして良い状態となります。
• 上表のパワーオンシーケンスには、オートリフレッシュCBRコマンドが1回分しかないのですが、パワーオンシーケンスの後、無条件でオートリフレッシュサイクルに遷移する様になっているので、データシートの規定を満たしています。
• モードレジスタセットMRSコマンドでは、リード4バースト、シーケンシャルバースト、CASレイテンシ3、シングルライト、のモードを設定します。
• tRP，tMRS，tRCの各規定値に従って、間にNOPサイクルを必要数挟んでいます。

　凝った使い方をしないのであれば、SDRAMへのアクセスは、上表に示した4つのシーケンスを実現すれば良く、回路の実装自体はそれほど難しくありません。

24MHz⇔96MHz間同期設計

　Moscoviumのメモリバス@24MHzに対して、SDRAM @96MHzの回路となります。AD変換器の時の様に非同期設計していては、信号やり取りに時間がかかってアクセス時間が伸びますので、24MHz⇔96MHz間は同期設計します。
　24MHz⇔96MHz間のデータ転送方法については、クロックツリーの所(次回)で解説するので、ここではスキップします。

　24MHz⇔96MHz間同期設計としたところ、アクセス時間は以下の通りとなりました。

• SDRAMアクセスは、リード／ライト共6サイクル@96MHz。
• メモリバスアクセスは、リード3サイクル、ライト2サイクル@24MHz。

　計算、合わないのですけどね……。
　6サイクル@96MHzなら、24MHz換算では1.5サイクルなので、2サイクル@24MHzにできるんじゃないの？ってことですよね？ただ、それをするには、一部データが24MHzの半相転送(1.5サイクルの0.5部分ね)になったり、タイミングが厳しくなってしまうのです。それを回避しようとすると、3サイクル@24MHzになってしまうのよ〜。
　と、言う事で、24MHzメモリバスとのインターフェイスオーバヘッドによって、リードに関しては3サイクル@24MHzとなりました。ライトは2サイクルで実行できます。

　あんまり速くはないですね……。でも、所詮SDRAMなんてメインメモリだから。メインメモリは遅いもの、と相場は決まってますから〜。そのうちキャッシュでも挟めば良いことじゃない？


　一気に、拡張や新規設計が必要なユニットの設計を済ませてしまいました。しかしここから先、まだ大きな落とし穴が開いていようとは……。実物(FPGAボード)で実験するにはまだ、ひと穴飛び越さないとなりません。続きは次回。