公開日：2022/01/08

19th Season

#19-3　バンドギャップ基準電圧

　バンドギャップ基準電圧(以下、バンドギャップリファレンス→BGR)回路を、ディスクリートでブレッドボード上に組み、ちゃんと一定の電圧が出力できるかどうか？確かめてみようと思います。

　BGR回路と言えば、１）電源電圧に依存せず、２）温度にも依存しない、一定の電圧を出力する回路、ですが、手元の環境では、実験装置を所望の温度に設定する装置(サーモストリーマ)等が無い為、温度依存性の実機評価はできません。

　ゴールは、１）ブレッドボードに組んだBGR回路が電源電圧に依存せず、一定の電圧を出力するかどうか確かめる、２）LTspiceを用いたシミュレーションで温度特性を確かめる、ことに置きます。
　正直、数μAとか数mVで動作する回路をブレッドボードに組んで、ちゃんと動くかどうかわかりませんが、ダメならダメで、「あ〜、ダメだったね〜」で、済ませるつもりですｍ（１＾−＾；）ｍ。

バンドギャップ電圧は何V？

　色々と調べて行く中で、「そもそも、バンドギャップ電圧とは、何Vなの？」と言う疑問が浮かびました。調べてみても、その値はまちまちだし一向に要領を得ません。

　「シリコン(Si)のバンドギャップで決まる電圧」という意味だとすると、Siの禁制帯幅を指しているのでしょうか？だとすると、単位は「エネルギ」なので、SI単位系ならジュール[J]、あるいは禁制帯幅に使われる単位は電子ボルト[eV]等です。
　エネルギをどうやって電圧に変換しているのでしょう？

　Siの禁制帯幅はおよそ1.11eVです。

　以下の単位換算式があります。

　　ジュール[J]＝クーロン[C]×ボルト[V]
　　電子ボルト[eV]＝q[J]
　　ここで、
　　電気素量q＝1.602 176 634×10^-19[C]

　この換算式を駆使すると、エネルギから電圧[V]への変換はできないことはありませんが、何かおかしい。

　諸々調べた挙句、行き着いた解釈は、以下の通りです。

　　「バンドギャップ電圧」の解釈：

• 「バンドギャップ電圧」なる物理量は定義されていない。
• 「シリコンのバンドギャップに起因する一定の電圧出力」のことを指して、「バンドギャップ電圧」と称している(のであろう……)。
• 従って、BGR回路の回路構成や回路定数によって、バンドギャップ電圧値は異なる。
• ⇒ 特定の決まった電圧値は無い。

　調べる先々で異なる「バンドギャップ電圧」値が記されていたのも、回路定数によって出力電圧がまちまち変わるから、と考えると、上の解釈で矛盾しません。
　上の解釈自体は、以下に解説するBGR回路の解説とは無関係ですので、「ん？」って、思っても、無視して先に進んでください。本節はただ単に、筆者が遠回りした足跡です。

バンドギャップリファレンス(BGR)回路

　本題です。

　　BGR回路とは：

• バイポーラトランジスタは、ベースに流れた電流Ibに応じてコレクタに電流Icが流れる素子。
• 電流利得hFEを使って、Ic＝hFE×Ib。通常hFE＝100程度。
• Ibを流すためには、ベース-エミッタ間の電圧Vbeを印加する必要がある。
• その結果流れるIcと、Vbeには以下の関係式が知られている。
• 
• 飽和電流：　Is
• 電気素量：　q＝1.602×10^-19[C]
• ボルツマン定数：　k＝1.381×10^-23[J/K]
• 絶対温度：　T[K]　(絶対零度0K＝−273.15℃)
• 熱電圧：　Vt＝kT/q (参考)
• ここで、q，kは定数。室温付近(T≒300K)でのVbeは、トランジスタのデータシートで見かける値Vbe(ON)≒0.6〜0.7[V]程度なので、exp (q/(kT)×Vbe)は10¹⁰〜10¹²程となる。
• 即ち、「−1」の項は、落としてしまっても大きな誤差とならない：
• Ic＝Is×exp (q/(kT)×Vbe)
• ここに、同じ特性(Is1＝Is2)を持った2個のトランジスタがあり、各々異なるベース-エミッタ間電圧Vbe1，Vbe2で動作している場合の電流比は：
• Ic1/Ic2＝exp (q/(kT)×(Vbe1−Vbe2))
• これをΔVbe＝Vbe1−Vbe2について解くと：
• 
• ベース電圧の差分ΔVbeによって生ずる、2個のトランジスタに流れる電流比Ic1/Ic2を応用して、Siバンドギャップに起因する一定電圧を取り出す回路。

　すごく簡単にまとめてみました。上に示した式や定数が、以後の解説に登場するので、頭に入れておいて下さい。次節以降、具体的な回路を使って解説を続けます。

Brokawセル

　「バンドギャップリファレンス回路」などで検索すると、まずBrokawセルがヒットします。以下にBrokawセルの原理回路図を示します。



※LTspiceの回路図となっています。また、回路図中、ΔVbeをDVbeと記してあります。

　　Brokawセル動作原理：

• エミッタサイズを変えた2つのトランジスタが必要。
• LSIウェハ上で、サイズを変えたトランジスタを実装するのが基本。
• ディスクリートで実現するには、相当数の同型トランジスタを用い、各端子を連結すると同等な効果となる(上図Q2〜Q9)。
• エミッタサイズは、1A(Q1、×1個)と8A(Q2〜Q9、×8個)程度の比が用いられる。
• Vbeが等しい時、Ic1：Ic2＝1：8となる。
• ベース電位Vbを共通としておいて、Q2のエミッタに抵抗R3を接続すると、その分、Vbe2はVbe1より小さくなり、電流Ic2も小さくなる。
• この状態でVb(＝Vbe1＝Vbe2＋ΔVbe)を変化させると、Ic1とIc2がクロス❌する点が見つかる(下図)。
• 
  
  
  
• 横軸にベース電位Vb、縦軸にトランジスタに流れる電流値Ic1，Ic2を取ったシミュレーション結果。
• 交点のVbは、Siバンドギャップに起因する一定の電位を示す。

　Ic1＝Ic2となる様にフィードバック制御するのは、オペアンプを使った回路となります。

　ただ、この回路はディスクリートでは作り難い！

　上示原理回路図の様に、ディスクリートで作ろうとすると8個の同型トランジスタを連結する必要があります。合計9個の同型トランジスタが必要でかつ、それらをブレッドボードに構築しようとすると、相当難儀な話となります。
　基本的には、1つのダイ(チップ)上に形成することを前提とした回路ですね。

※恐らく半導体プロセスでは、電流比(Ic1/Ic2)を実現するため抵抗値を制御するより、エミッタサイズを制御した方が精度良く製造できるのだと思います。

Widlarの回路

　今回使う回路です。
　Brokawセルの前(1971年)にWidlarによって提案された、初期のBGR回路です。以下が原理回路図となります。



　　Widlar回路の動作原理：

• 定電流源Iccは、各トランジスタが飽和しない様に、十分な電流を供給する。
• 3つのトランジスタQ1〜Q3は同じ特性を持っている物とする。
• トランジスタが同じ特性なら、Vbe3＝Vbe1であるから、抵抗R1，R2に掛かる電圧は等しい。
• R1：R2＝1：10の値を選ぶと、Ic1：Ic2＝10：1となる。
• 電流比Ic1/Ic2を作り出すため、エミッタサイズではなく抵抗値で制御できるので、ディスクリートで作り込み易い。
• ※次節の解説でフォーカスの当たる部分なので、赤文字とした。
• Q1，Q2は共通のベース電位を持っているが、Q2のエミッタにはR3が接続されているため、その分Q1のベース-エミッタ間電圧Vbe1より小さく、Vbe2＝Vbe1−ΔVbeとなっている。
• 回路図では、ΔVbe→DVbeと記載した。
• ΔVbe＝Vbe1−Vbe2＝kT/q×ln (Ic1/Ic2)＝kT/q×ln (10)である(こちらで解説済み)。
• 上式の通り、ΔVbeは温度だけの関数である。
• 温度をT＝300K(約27℃)とすると、ΔVbe≒59.5mV(定数)となる。
• R2を流れる電流Ir2は、Q3のベースにも流れるが、Ib3は十分小さく、ほとんどがIc2に流れ込む。
• Q2のエミッタ電流Ie2＝Ic2＋Ib2であるが、こちらも、Ib2は十分小さいため、Ir2(≒Ic2)≒Ie2と考えて良い。
• 根拠はIc＝hFE×Ib、実際のトランジスタではhFE＝100程度。∴Ic＞＞Ib
• この時、ΔVbe＝Ie2×R3≒Ir2×R3。これをIr2について解くと、Ir2≒ΔVbe/R3
• R2に掛かる電圧Vr2＝Ir2×R2≒R2/R3×ΔVbeである。
• まとめると、VREF＝Vbe3＋Vr2≒Vbe3＋R2/R3×ΔVbeとなる。
• ベース-エミッタ間電圧Vbe3は、Siバンドギャップに起因する一定の電圧。トランジスタのデータシートなどによると、概ねVbe(ON)＝0.6〜0.7[V](TYP)ほど。
• ΔVbeも、室温(T≒300K)では定数(59.5mV)である。
• ∴VREF＝(0.6〜0.7[V])＋5,000Ω/500Ω×59.5mV＝1.195〜1.295[V]

　電流比Ic1/Ic2＞＞1を作り出すため、エミッタサイズを変化した2個のトランジスタ1A：8Aを使ったBrokawセルと異なり、こちらのWidlar回路は抵抗値R1：R2を使っています。
　こちらのWidlar回路も、3つのトランジスタ特性がすべて等しいことが前提なので、ディスクリートで作るのは厳しいのですが、素子数が少ない為、Brokawセルよりは実現し易いです。

トランジスタの選定

　3個のNPNトランジスタは全て同じ特性であることが必要なので、最悪でも「同じ型番」、可能であれば、「同じメーカ」 → 「同じロット」 → 「同じウェハ」 → 「ウェハ上の距離が近い」 → 「1チップに3個(以上)のトランジスタが集積されている素子」 → ……、が求められる条件です。
　個人の趣味レベルで入手できるトランジスタには限度があるので、精々「同じメーカ」止まりかと思われます。

　本ページでは、手持ちのデータシートでVbe(ON)等、今回のアプリケーションで必要となるスペック値が規定されていた、S9013を使う事にしました。以降、LTspiceでのシミュレーションが基本なので、LTspiceへ適用可能なシミュレーションモデルが存在していることも重要な条件です。

　入手したS9013のデータシートには、Vbe(ON)＝0.67V(TYP)が規定されていたので、この値を使うと、VREF≒1.265Vです。

　トランジスタが変わればシミュレーションモデルが変わるため、以下、シミュレーションは皆様が選定したトランジスタのモデルで実施してください。

※データシートやシミュレーションモデルは各自探してください。

電流Iccの制御

　前節で示したWidlar回路をLTspiceでシミュレーションしてみましょう。



　横軸に定電流源の電流値Icc、縦軸に電圧値を取って、VREF(緑)、Vbe1(青)、Vbe3(赤)、ΔVbe(水色)、でプロットしています。
　でも、なんだかおかしい。

　　考察：

• VREF(緑)が一定値にならない。
• VREFを一定にしたい回路なのに……。
• 通常、電源は定電流源ではなく、定電圧源＋抵抗等を使いますよね？このままだと、電源電圧に依存して、「VREFが変化してしまう」回路と、なってしまいます。
• これではBGR回路でも何でもない……。
• Vbe1(青)とVbe3(赤)が一致していない。
• Widlar回路の動作原理で解説した様に、Vbe1＝Vbe3であることが前提となって、Ic1：Ic2＝R2：R1＝10：1に調整しているのです。
• なのに、その肝心なVbe1とVbe3が異なっています。
• ΔVbe(水色)も一定ではない。
• ΔVbeも、温度Tが一定なら、定数だったはずですが、Iccが大きくなるにつれて増大しています。

　何だかダメダメですね。何がいけないのだろう？

　やはり、鍵となっているのは、動作原理で前提とした、Vbe1＝Vbe3の条件でしょう。
　Vbe1，Vbe3に注目し、改めてシミュレーション結果を眺めて見ると、Vbe1とVbe3は等しくはないけれど、クロスする点があります。つまり、クロスする1点だけはVbe1＝Vbe3となっているのです。
　Widlarの回路は、この点で動作させないとならないのではないか？と考えました。

　Vbe1，Vbe3がクロスしてVbe1＝Vbe3となるのは、Icc≒2.7mA付近です。

　　Icc＜約2.7mAでは、Vbe1＞Vbe3
　　Icc＞約2.7mAでは、Vbe1＜Vbe3

　つまり、Vbe3−Vbe1を負帰還して、その値に従った電流を注入できるような電流源を追加すると、この回路をVbe1＝Vbe3の条件下で動作させることが出来ます。これを実現したのが以下回路図となります。



　　電流源回路の動作説明：

• オペアンプ(LM358)の反転入力端子にVbe3、非反転入力端子にVbe1を接続した。
• Vbe1−Vbe3を増幅した値が出力される。
• オペアンプの出力Vopaで、NPNトランジスタQ5(S8050)とPNPトランジスタQ4(S8550)を制御し、Q4から電流IccをWidlar回路に供給する。
• オペアンプの動作は：
• Vbe1＞Vbe3の時、Vopa＝HIGHとなり、Q5，Q4がONしてIccに電流が注入される。
• Vbe1＜Vbe3の時、Vopa＝LOWとなり、Q5，Q4がOFFしてIccが絞られる。
• この結果、Vbe1＝Vbe3となるIccで安定する。
• R5は、起動用の電流供給回路。
• Vbe1とVbe3にはIcc≒0A付近で、もう一か所クロスする点があって、電源投入時この点で安定してしまうと回路が動作しない。
• この点を回避するため、オペアンプの制御を受けずに一定の電流値を供給するための回路。
• 単なる抵抗なので、電源電圧Vccが高くなると、流れる電流値も大きくなってしまう。Widlar回路はVbe1＝Vbe3となった点(この時のIcc≒2.7mA)で動作させる必要があるので、Icc＞2.7mAとなるようなVccでは、正しく動作しないことに注意の事。

　シミュレーションしてみると、以下図の様な結果となりました。



　横軸に電源電圧Vcc、縦軸に出力電圧を取り、VREF(緑)、Vbe1(青)、Vbe3(赤)をプロットしました。
　電源電圧Vccが、1.5Vを少し超えた辺りから出力VREFが安定しています。この時のVREF≒1.288Vでした。トランジスタにS9013を使った場合、データシートから読み取った定数(Vbe(ON)＝0.67V(TYP))を使って理論的に求めた値VREF≒1.265Vと大きな乖離はありません。
　Vbe1＝Vbe3で制御されており、かつ、電源電圧(横軸)に依存しない、一定の電圧出力VREFを得ることが出来ています。

　こうじゃないと、BGR回路じゃありませんよね！

ブレッドボードに組んで実験

　完成した回路をブレッドボードに組み上げて実験してみましょう。
　実験にはArduino UNOにLogiscopeを書き込んで使います。
　Widlar回路とUNOを以下接続表の通りに接続してください。

　以下、実験中の様子です。




　では、実験してみましょう。まずは、電源電圧に依存せずに一定の電圧を出力しているかどうかを確かめるため、UNOからWidlar回路へVcc＝3.3Vを供給した場合と、Vcc＝5Vを供給した場合で出力電圧VREFを確認してみましょう。

　　実験サンプル：【 】内はLogiscopeからの送信データ
　　【ina,0】　……　Widlar回路にVcc＝5Vを供給
　　OK: analogRead(0)=256, 1.250V

　　【ina,0】　……　Widlar回路にVcc＝3.3Vを供給
　　OK: analogRead(0)=256, 1.250V

　アナログ入力A0端子に接続したVREF出力を読み出しました。電源電圧Vcc＝3.3／5[V]によらず、VREF＝1.250Vが読み出せました。理論的に計算したVREF＝1.265V、シミュレーションで観測したVREF＝1.288Vと比べて、齟齬は無いと言って良いでしょう。
　そもそも、UNOの電源電圧Vcc＝5.00Vであることが前提で、AD変換器の出力を信じるしかないのだけど、UNOの電源電圧がVcc＝4.95Vではなくて、本当にVcc＝5.00Vだということを確認する術が手元にありません。UNOのAD変換器だって、どれだけ正確にアナログ電圧値をデジタル値に変換しているの？という、変換精度の問題も絡んできます(スペックでは絶対精度±2LSB(TYP)なので、±0.01V≒2LSB/1,024LSB×5Vの誤差がある)。結局、どの値を神様としますか？ってことです。
　BGR回路の出力電圧は、「基準電圧」として使うことを目的とされているのだから、観測したVREFを神様として、UNOの電源電圧を推定してしまっても良いくらいです(↓)。

• VREFのあるべき値をVREF＝1.265V(理論的計算)とする場合、
• UNOのVcc＝5V×1.250V/1.265V≒4.94Vと見ることが出来る。
• VREFのあるべき値をVREF＝1.288V(シミュレーション値)とする場合、
• UNOのVcc＝5V×1.250V/1.288V≒4.85Vと見ることが出来る。

　校正されたテスタなどをお持ちの方は、もっと厳密に測定して見てくださいｍ（１＾＿＾；）ｍ。


　オペアンプでフィードバック制御しているので、念のため発振していないことを確認しておきましょう。

　　【osc,0,0,4,0】



　VREFに時間変動はなく、一定の電圧を出力し続けていました。

　ただ、この回路はすごくナーバスな回路でした。
　オペアンプでフィードバックして電源電流値を制御しているので、発振してしまうことがありました。発振したまま放置すると、トランジスタが発熱します。そのまま放置すると自己発熱で壊れてしまったり、発煙したりする場合があるので、注意して実験してみてください。
　回路図に戻って、C1，C2は発振防止用に挿入した位相調整用コンデンサであって、回路の動作原理上は不要です。回路定数が変わったり、接触抵抗などの既成成分が変わったりしても発振する場合があるので、各自調整して見てください。
　発振さえ抑え込めたら、上の実験結果の様にピタリ一定のバンドギャップ電圧がVREFから出力されますよ。


　一定電圧を出力する素子として、ツェナーダイオードを使ったことがありますが、ツェナーダイオードの場合、決まった電流(しかも結構大きい)を流さないと決まった電圧が出力されないし、ノイズが大きいなどの問題もありました。次回、BGR回路の温度補償について、もう少しこだわってみたいと思います。