公開日：2025/12/13

37th Season

#37-5　SSCGを作る(ふう)

　ATtiny85を使って作成した可変周波数クロック発振器を更に一歩先へ進めるため、SSCG機能を追加している最中です。前回、基本方針〜検討を経て、詳細設計の途中まで終了しましたので、ここから設計を閉じて、機能評価まで走り抜けたい🏃と思います。

プログラム

　可変周波数クロック発振器にSSCG機能を追加したプログラムを以下にリンクします。

　　完成プログラム：ti85_vclkgen.ino

　コンパイルしてATtiny85へ書き込んでください。コンパイル＆書き込み方法はこちらです。こちらで言及した通り、「millis()／micros()：Disabled」を選択しておかないと、コンパイルを失敗します。

OSCCAL−周波数対応表

　今回のSSCGでは、目標周波数を中心として上下に周波数を変動させるため、可変周波数クロック発振器を作った時に生成したOSCCAL−周波数対応表を使います。ところが、この対応表は、OSCCAL＝128を境に、不連続な特性です(下図)。



　周波数を上下に変動させる時、この不連続点を跨いでしまうと、周波数の変動特性が歪んだりする影響が考えられます。
　回避不能なので、注意して使ってみてください。

変動させる実験

　今回もATtiny85、Arduino UNO、328duinoを使って実験します。書き込むプログラムも含めて、こちらの実験と同じ装置を組み立ててください(下図)。

周波数変動の確認

　まず、目標仕様通り、周波数が変動しているかどうか、確かめたいと思います。

　　実験サンプル：【 】内はUNOシリアルモニタからの送信データ
　　【swr1,2,40,80,02,00】
　　OK+ swr1.0c[0x02]=0x40　……OSCFRQ＝8MHz(0x40＝(8MHz−4MHz)×16)
　　OK+ swr1.0c[0x03]=0x80　……PLLCSR＝÷2分周×8逓倍
　　OK+ swr1.0c[0x04]=0x02　……TCCR1＝PCK/2
　　OK+ swr1.0c[0x05]=0x00　……OCR1C＝0x00(PWM周期＝(0x00＋1)×2)
　　OK: swr1 4

　クロックCLKO周波数を8MHz÷2分周×8逓倍÷2分周÷(1×2)周期＝8MHzに設定しました。

　　【swr1,6,64,80】
　　OK+ swr1.0c[0x06]=0x64　……SSDEV＝0x64＝100＝10.0%
　　OK+ swr1.0c[0x07]=0x80　……SSPRD＝0x80＝128
　　OK: swr1 2

　　【swr1,0,03】……CMNDID＝SSENコマンド
　　OK: swr1.0c[0x00]=0x03

　続いて、SSCGを設定して、有効化しました。この設定で、周波数データを取得してみます。

　　【eval】
　　7804
　　7744
　　7696
　　7655
　　：
　　：　(中略)
　　：
　　8217
　　8255
　　8285
　　8333
　　OK: eval

　取得したデータをExcelで取り込んでグラフ化したのが以下図となります。



　　考察：

• 周波数の変動については、目標仕様通り、鋸歯状(直線的)の変動を確認した。
• 基本的な統計量は以下の通り。
• 最高周波数≒8,425kHz
• 中心周波数≒8,031kHz
• 最低周波数≒7,637kHz
• 平均周波数≒8,031kHz
• 変動幅≒9.8%
• 変動周期≒132(SSPRD換算)≒4,224μs≒238Hz
• 変動幅10%設定に対して約9.8%と、やや低めだが許容範囲。
• 変動周期に関しては、SSPRD＝128設定に対して、約132と言う事で、少し長め。
• 割り込みサービスルーチン(ISR)内の負荷率を測定していた時に判った事だが、
• I2C通信等の割り込み処理時間が長くて、SSCGの割り込み処理が待たされる場合がある。
• SSCG割り込みが待たされている間に、次の割り込みが発生してしまうと、1回分周期が伸びてしまう。
• 恐らく、その様なケースが何回か(3〜4[回/周期])在ったと推定される。
• 割り込み周期(現在256サイクル)を、より長く設定する事で回避可能だが、
• その分、変動周期が長くなってしまう。
• 悩みどころ。今回は、仕様制限として許容しておく。

　なお当方には、肝心なEMIノイズの評価環境は無いので、EMIノイズについては未評価です。

実践的に変動周期を短くする

　前節の実験では、周波数変動が期待通りに実行されている事を確かめたくて、変動幅や変動周期を極端な(大き目な)数値に設定していました。続いては、より実践的な設定で評価してみたいと思います。

　　【swr1,0,04】……CMNDID＝SSDEコマンド
　　OK: swr1.0c[0x00]=0x04

　SSCG設定を更新するためには、一旦SSCG機能を無効化する必要があります。SSDEコマンド(0x04)を書き込んで、SSCGを無効化しました。

　　【swr1,2,c0,80,02,00,28,30】
　　OK+ swr1.0c[0x02]=0xc0　……OSCFRQ＝16MHz(0xc0＝(16MHz−4MHz)×16)
　　OK+ swr1.0c[0x03]=0x80　……PLLCSR＝÷2分周×8逓倍
　　OK+ swr1.0c[0x04]=0x02　……TCCR1＝PCK/2
　　OK+ swr1.0c[0x05]=0x00　……OCR1C＝0x00(PWM周期＝(0x00＋1)×2)
　　OK+ swr1.0c[0x06]=0x28　……SSDEV＝0x28＝40＝4.0%
　　OK+ swr1.0c[0x07]=0x30　……SSPRD＝0x30＝48
　　OK: swr1 6

　　【swr1,0,03】……CMNDID＝SSENコマンド
　　OK: swr1.0c[0x00]=0x03

　出力クロックCLKO周波数を16MHz÷2分周×8逓倍÷2分周÷(1×2)周期＝16MHz、SSCGを変動幅＝4%、変動周期＝48に設定しました。
　【eval】コマンドで取得したデータをグラフ化すると、以下図となりました。



　　考察：

• 基本的な統計量は以下の通り。
• 最高周波数≒16,293kHz
• 中心周波数≒16,013kHz
• 最低周波数≒15,732kHz
• 平均周波数≒15,999kHz
• 変動幅≒3.5%
• 変動周期≒49(SSPRD換算)≒784μs≒1.3kHz
• 概ね設定通りだが、変動幅の設定4%に対して、測定値は約3.5%と、少し偏差が広がった。
• OSCCALレジスタの書き込みから、
• 実際にRC発振器の周波数が変化するまでの時間が長く、
• 高速な書き込み(書き換え)に追従できない為ではないだろうか？
• 最初の実験よりも、変動周期を短く設定した影響と考えられる。
• 推定通りなら、以下いずれかの対処となる。
• 変動幅が設定値より少し小さめになる事を許容するか、または、
• 変動幅を確保する為に変動周期を長く設定する。

UART通信は破綻しないか？

　前節の16MHz＆SSCGクロック駆動の状態で、328duinoにUSB⇔UART変換モジュール(FTDI、下図)を接続して、問題なくUART通信が実行できる事を確認済みです。



　8N1形式のUARTが失敗しないギリギリの変動幅≒10%に対して、SSDEV＝4%、実測値＝約3.5%の余裕があり、この程度は問題なく通信できてくれないと駄目なのですけどね。実物の動作で確認できましたので、想定外の事態は発生していない様です。Good。


　自作したSSCGの動作を確認できました。完成です。手元にEMIノイズを評価可能な装置が無いので、肝心なEMIノイズの評価はできませんが、設計通りの周波数変動を確認することができました。個人の実験としてはこれが限界でしょうね……。やり切りました。